6单选下列VerilogHDL程序所描述的电路是（）moduleMED(Q,DATA,CLK)inputDATA,CLK;outputQ;regQ;always@(posedgeCLK)beginQ<=DATA;endendmodule
A.T触发器
B.寄存器
C.RAM
D.D触发器
6单选在VerilogHDL中，下列标识符不正确的是()。
A.INITIAL
B.Count
C.Real?
D._2to1MUX
6单选如下VerilogHDL程序所描述的是一个触发器，对它的描述正确的是（）moduleFF(Q,DATA,CLK)inputDATA,CLK;outputQ;regQ;always@(posedgeCLK)beginQ<=DATA;endendmodule
A.该触发器对CLK信号的下降沿敏感。
B.该触发器对CLK信号的上升沿敏感。
C.该触发器对CLK信号的低电平敏感。
D.该触发器对CLK信号的高电平敏感。
7单选下列VerilogHDL程序所描述的是一个计数器，该计数器的模是（）modulecount(CLK,OUT);inputCLK;outputreg[3:0]OUT;always@(negedgeCLK)beginif(OUT==4’d11)OUT<=0;elseOUT<=OUT+1;endendmodule
A.11
B.16
C.12
D.3
7单选随着EDA技术的不断完善与成熟，()设计方法更多的被应用于VerilogHDL设计当中。
A.电路图
B.以上均可
C.自顶向下
D.自底向上
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